水电之家讯：用隐含表法化简同步时序逻辑电路设计中的原始状态表，化简步骤如下：（1）作隐含表。隐含表是一个直角三角形阶梯网络，横向和纵向格数相同，即等于原始状态表中的状态数减1.隐含表中的方格是用状态名称来标注的，即横向从左到右按原始状态表中的状态顺序依次标上第一个状态至倒数第二个状态的状态名称，而纵向自上到下依次标上第二个状态至最后一个状态的名称。表中的每个方格代表一个状态对。
（2）寻找等效对。利用隐含表寻找状态表中的全部等效对一般要进行两轮比较，首先进行顺序比较，然后进行关联比较。
所谓顺序比较是按照隐含表中从上至下、从左至右的顺利，对照原始状态表依次对所有的状态表依次对所有状态对进行逐一检查和比较，并将检查结果一简单明了的方式标注在隐含表中的相应方格内。
（3）求出最大等效类。在找出原始状态表中额所有等效对之后，可利用等效状态的传递性，求出各最大等效类。确定各最大等效类时应注意两点：一是各最大等效类之间不应出现相同状态，因为若两个等效类之间有相同状态，则根据等效的传递性可令其合为一个等效类；二是原始状态表中的每个状态必须属于某一个最大等效类。否则，化简后的状态表不能描述原始状态表所描述的功能。
（4）作出最小化状态表。根据求出的最大等效类，将每一个最大等效类中的全部状态合并为一个状态，即可得到和原始状态表等价的最小化状态表。
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